提升访问境外网站速度,网站手册,专门做礼物的网站,知名的wordpress模板AGM AG16KDDF256 是由 AGM FPGA AG16K 与 DDR-SDRAM 叠封集成的芯片#xff0c;具有 AG16K FPGA的可编程功能#xff0c;提供更多可编程 IO#xff0c;同时内部连接大容量 DDR-SDRAM。
FPGA 外部管脚 FBGA256 封装#xff0c;管脚说明请见下表 Table-1#xff1a; Tab…AGM AG16KDDF256 是由 AGM FPGA AG16K 与 DDR-SDRAM 叠封集成的芯片具有 AG16K FPGA的可编程功能提供更多可编程 IO同时内部连接大容量 DDR-SDRAM。
FPGA 外部管脚 FBGA256 封装管脚说明请见下表 Table-1 Table-1 FBGA256 Package DDR-SDRAM 说明 内部 DDR-SDRAM 为 128Mbit16 bits 位宽容量。由于 DDR-SDRAM 为 2.5V 器件FPGA的 VDDR 电源管脚都需接 2.5V。 FPGA 的内部 IO 与 DDR-SDRAM 连接软件中调用的管脚名称请见下表 配置说明 AG16K 配置方式支持 JTAGASMaster和 PSSlave方式可通过 MSEL[2:0]选择AG16KDDF256 的 MSEL[2]和 MSEL[0]在封装内接到 GND需参考外部管脚 MSEL1 下表设置选择不同配置模式。AS 方式也可通过 JTAG 口直接烧写配置 FLASH。 软件开发流程 用 Quartus 基于 Cyclone IV EP4CE15F23 为基础完成原始设计。管脚位置分配可先忽略。DDR 控制器可采用 Quartus IP 或自己编写。 新建一个文本格式的管脚分配文件 ve 文件。编辑 ve 文件加入 FPGA 的 IO 位置设置。管脚名称请参考前面的管脚说明表格ve 文件格式如下管脚设计名称空格封装管脚名称#为注释符 打开 AGM Supra 软件新建工程。执行 Tools-Prepare选择原 Quartus II 项目目录Device选 AG16KDDF256并选择编辑好的 ve 文件后点击 Run。正确运行后会生成 af_prepare.tcl等文件。 打开 Quartus 项目通过 Tools-Tcl Scripts 运行 af_prepare.tcl 脚本文件会把 ve 的内容导入到 EP4CE15 对应的管脚分配并继续自动执行编译过程在项目目录中生成Simulation 目录以及综合后的 vo 等文件。
打开 AGM Supra 软件执行 Tools-Migrate。Target directory 设为 AG16K 的项目目录Fromdirectory 设为原 EP4CE15 的设计目录。选择 Device 为 AG16KDDF256同样选择 ve 文件。点击 Next参考页面说明 OR 上面的部分即直接点击 Next。 下面界面中可设置编译参数或采用默认设置即可。 点击 Finish进入编译过程在 Console 界面可查看编译信息成功后显示下面信息并生成配置烧写文件。 如需修改设计由于 af_prepare.tcl 已把设置加好不用每次重新运行 tcl在 Quartus中直接执行编译即可。然后在 Supra 中执行 Tools – Compile 进行编译。
器件烧写 Supra 软件中选择菜单Tools-Program。选择需烧写 PRG 文件采用默认下载线类型USB-Blaster。 点击“Program”按钮开始通过 JTAG 烧写 PCB 上 AG16K 或 FLASH 器件。
烧写文件类型 _SRAM. prg 文件为片内 SRAM 写入通过 JTAG 烧写掉电即失效可用于设计调试 _master.prg 文件为 MasterAS配置方式下通过 JTAG 烧写 FLASH 的文件 _master.bin 为 MasterAS配置方式下Flash 的通用烧写文件 .bin 或 rbf 文件为 SlavePS配置方式所需文件rbf 文件的字节高低位反向
