怎么做网站上打字体,宁波外贸公司电话名单,网站建设gon,巴南城乡建设网站目录 一、组合逻辑
二、多路选择器简介#xff1a;
三、实战演练 摘要#xff1a;本实验设计并实现了一个简单的多路选择器#xff0c;文章后附工程代码
一、组合逻辑
组合逻辑是VerilogHDL设计中的一个重要组成部分。从电路本质上讲#xff0c;组合逻辑电路的特点是输…目录 一、组合逻辑
二、多路选择器简介
三、实战演练 摘要本实验设计并实现了一个简单的多路选择器文章后附工程代码
一、组合逻辑
组合逻辑是VerilogHDL设计中的一个重要组成部分。从电路本质上讲组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数与其他时刻的输入状态无关无存储电路也没有反馈电路。 二、多路选择器简介
多路选择器是数据选择器的别称在多路数据传送过程中能够根据需要将其中任意一路选出来的电路叫做数据选择器也称多路选择器或多路开关。
三、实战演练
开发平台Quartus Prime 18.1Standard Edition EP4CE10F17C8征途PRO系列
1、实验目标设计并实现2选1多路选择器主要功能是通过选通控制信号sel确定选通in_1路或in_2路作为信号输出。当选通控制信号S为1时信号输出为in_1路信号当选通控制信号sel为0时信号输出为in_2信号
2、模块框图 输入输出信号描述 3、模块波形图 4、实验代码
module mux2_1 (input wire in_1,input wire in_2,input wire sel ,
output reg out
);
always (*) begin//always (in_1,in_2,sel) beginif(sel 1b1)out in_1;elseout in_2;
end
endmodule
timescale 1ns/1ns
module tb_mux2_1 ();reg in_1;reg in_2;reg sel ;wire out ; initial beginin_1 1b0;in_2 1b0;sel 1b0;
end
always #10 in_1 {$random} % 2;
always #10 in_2 {$random} % 2;
always #10 sel {$random} % 2;
mux2_1 mux2_1_inst(. in_1(in_1),. in_2(in_2),. sel (sel ),. out (out )
);
endmodule
5、仿真波形图 7、引脚绑定 6、上板验证略
7、项目工程
链接https://pan.baidu.com/s/1WA_O13RfpUoZtocgRJuW0A?pwdyykl 提取码yykl
四、总结
本实验设计并实现了一个简单的多路选择器并完成了代码的仿真。
参考[野火]FPGA Verilog开发实战指南
