学校网站框架,扁平化设计 科技感网站素材,凡科网站制作,成品源码1988专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点#xff0c;刷题网站用的是牛客网 timescale 1ns/1ns//优先编码器电路1
//电路的优先顺序是#xff0c;从9到1#xff0c;高级到低级
//9个输入端#xff1a;I端#xff0c;4个输出端#xff1a;Y端刷题网站用的是牛客网 timescale 1ns/1ns//优先编码器电路1
//电路的优先顺序是从9到1高级到低级
//9个输入端I端4个输出端Y端低电平有效。
//输入端从9到1有效输入输出端从9到1进行输出module encoder_0(input [8:0] I_n ,output reg [3:0] Y_n
);always (*) begin casez(I_n) //casez语句用来处理不考虑高阻值z的比较过程即状态z在case语句中不会被视为正常的z状态9b1_1111_1111: Y_n 4b1111 ; 9b0_????_????: Y_n 4b0110 ; //其中被视为高阻状态casez中视为不必考虑的状态9b1_0???_????: Y_n 4b0111 ; 9b1_10??_????: Y_n 4b1000 ; 9b1_110?_????: Y_n 4b1001 ; 9b1_1110_????: Y_n 4b1010 ; 9b1_1111_0???: Y_n 4b1011 ; 9b1_1111_10??: Y_n 4b1100 ; 9b1_1111_110?: Y_n 4b1101 ; 9b1_1111_1110: Y_n 4b1110 ; default: Y_n 4b0000 ;endcaseend
endmodule
