网站建设文化案例,东莞网站优化软件,wordpress关闭网站,如何进行网站推广?网站推广的基本手段有哪些对时序图与Verilog语言之间的转化的认识#xff1a;
首先明确工程要实现一个什么功能#xff1b;用到的硬件实现一个什么功能。
要很明确这个硬件的工作时序#xff0c;即#xff1a;用什么样的信号#xff0c;什么变化规则的信号去驱动这个硬件。
然后对工程进行模块划…对时序图与Verilog语言之间的转化的认识
首先明确工程要实现一个什么功能用到的硬件实现一个什么功能。
要很明确这个硬件的工作时序即用什么样的信号什么变化规则的信号去驱动这个硬件。
然后对工程进行模块划分顶层尽量不要有逻辑设计尽量只放在子模块里尽量提升模块复用性。
按照模块划分画出子模块的时序图。
重点再画的时候一定要清晰的想好
这个信号是用reg型还是wire型以及区别。
reg型延迟条件一个时钟周期。
计数器的开启条件与归零条件与保持条件是什么。是否需要保持
常用的信号标志信号请求信号应答信号计数信号。
Verilog语言硬件描述语言。描述的就是驱动它的信号的时序。
所以一定要清楚的理解好硬件的工作时序。
以及一个清晰缜密的逻辑思维。
我觉得主要难在一些逻辑条件在设计的时候可能会忽略在写代码或者通过功能仿真不断修改吧。
看仿真波形的经验总结
如果一个信号处于高阻态没有用到三态逻辑或者三态门那么大概率是信号例化时没有连接好。
如果一个信号处于X 可能是没有给这个信号赋值或者这个信号的逻辑描述有问题。因为不是预想中的逻辑以外的给这个信号赋了一个未知的值。所以要检查信号产生的逻辑。
在看计数器波形时要注意开始计数条件对不对递增条件对不对归零条件对不对保持条件对不对。发现不对再看是不是计数器逻辑错误还是这个条件信号的描述有问题。逐渐深挖。
哦对了先看仿真的输入信号描述是否正确。
然后看被测试的模块由上至下由顶至内。
确保所有子模块都正确的情况下再对顶层模块进行仿真。
现在我遇到的都是小实验都进行了仿真。在仿真顶层时一般只需要看模块间的连接信号。也就是你的输出是我的输入这种信号看他们是否一致完全相同嘛。
容易出错的是位宽容易忽略的是连接错误。
然后来总结一下跨时钟域同步处理
跨时钟域同步处理
同步处理既可以解决两个不同时钟域之间的信号传递问题又可以解决异步信号亚稳态的问题。
慢速时钟域到快速时钟域
首先举一个uart rx模块的数据接收信号rx外界给rx模块的数据信号变化时间是不确定的那么rx信号就有可能在时钟上升沿检测到变化的rx信号而产生亚稳态。
这个属于单bit慢速时钟域到快速时钟域的同步采用一个同步信号两个打拍信号来解决这个问题。同步打拍
我在做课设《数字频率计》的时候也遇到过这个问题具体情况就是一开始用待检测的信号的上升沿做计数器always块的驱动信号但计数器的结束条件是1秒钟这个一秒钟的结束归零信号是在sys_clk下的就会出现一个问题当1秒钟结束条件满足后计数器always块没有执行也就是跳过了这个结束信号。
我的解决办法是由于是低速到高速的单bit信号先同步一拍再打两拍子用打拍的信号进行一个上升沿或者下降沿的检测每检测到一个边沿就拉高一个sys_clk 这样就把待检测信号同步到sys_clk下了计数器always块用sys_clk驱动。
我愿称之为脉冲信号检测同步法。还可以把这个信号输出出去做标志信号又名单向握手信号哈哈因为不需要接收应答信号。
由此引出了专用握手信号
这个应该是不论慢到块还是快到慢单bit还是多bit都适用的方法。
用双口ram和双口fifo解决多bit异步时钟域传输问题。慢到快快到慢都适用。
听说还有一个先用格雷码编码然后再同步打拍的方法我没研究过这个。不清楚。
推荐几本书
我看过的比较适合新手
《FPGA设计与Verilog实现》《深入浅出玩转FPGA》《那些年我们拿下了FPGA》《野火征途pro开发实战指南》
