建设网站的颜色,wordpress注册接口,网站建设中 页面源代码,上海建设网站便宜的亚军老师的这本书《AMD FPGA设计优化宝典》#xff0c;他主要讲了两个东西#xff1a; 第一个东西是代码的良好风格#xff1b; 第二个是设计收敛等的本质。 这个书的结构是一个总论#xff0c;加上另外的9个优化#xff0c;包含的有#xff1a;时钟网络、组合逻辑、触发…
亚军老师的这本书《AMD FPGA设计优化宝典》他主要讲了两个东西 第一个东西是代码的良好风格 第二个是设计收敛等的本质。 这个书的结构是一个总论加上另外的9个优化包含的有时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元、状态机、扇出、布线拥塞。大部头的书看起来比较痛苦我简化的方式选择触发器一章入手这个平时有点了解也觉得看完会用上的概率大一些。这章是书的第4章全局复位方面的内容接前面的我的文章
全局复位
P197 电路板上的按压开关复位信号做全局复位带来的影响是什么 这种全局复位信号频率比较低如果用作FPGA内部的同步复位那这个信号本身扇出就会很大再由于频率较低导致的建立时间变小了容易让不同级的寄存器的复位不在同一个时钟内激活、时序不收敛。 在流水线寄存器处理数据中问题可能不大不同级的寄存器的复位不在同一个时钟内激活但老数据可以被新数据冲掉若干时钟周期后流水线就正常运转了。 但如果这是一条流水线寄存器用作控制路径无法在同一个时钟周期内激活各个寄存器的复位会导致信号错误功能就不对了。
补充信息 名词解释
1 扇入、扇出系数
扇入系数是指门电路允许的输入端数目。 扇出系数是指一个门的输出端所驱动同类型门的个数。扇出系数体现了门电路的负载能力。
2 高扇出
高扇出指的是一个逻辑单元驱动的逻辑单元过多。常见于寄存器驱动过多的组合逻辑单元。至于驱动多少逻辑单元算过多需要根据工艺后端实现情况以及芯片本身类型来决定。一般来说如果驱动逻辑大于10K以上算是比较多的了。 高扇出问题通常是指用一个节点驱动多个下级逻辑器件此问题会严重影响FPGA布线的稳定性设计的时候要多加注意此时采用的是复制寄存器策略。
举个例子CLK为系统时钟M为1MHz方波信号由于M信号驱动的模块较多所以M的扇出较多为了减少扇出用系统时钟采样将M信号驱动7个D触发器然后将7个D触发器的输出端分给7个模块这样每个复制点(DUP0~DUP6)平均扇出变为原来的1/7M的信号扇出变为7这样就减少了每个信号的扇出优化了逻辑也提高了设计的整体性能。简而言之就是将一路信号用D触发器和CLK将其分成两路信号或者是更多路的信号再让这些信号来驱动下面的各个模块。
高扇出有哪些危害从ASIC设计的角度讲的 危害1驱动能力下降时序紧张 扇出过高也就是也就意味了负载电容过大电路原理基础中负载电容越大充放电速度越慢电平跳变所需要的时间增加即驱动能力下降时序更加紧张。面对高扇出的情况后端工具通常会通过插入buffer增加驱动能力然后插入buff又会增加延时造成时序紧张。 危害2不利于布局布线会增加走线延时 高扇出的情况通常意味着负载end_point分布在block的各个位置。而驱动的start_point需要放置在相对应的中心位置这就意味到start_point到end_points的走线延时较大一旦时序紧张后端工具需要花费很多时间去优化往往结果还不理想。
在遇到信号高扇出时三种思路对于普通信号可采用①寄存器复制或者②设置max_fanout属性优化而对于复位信号可③加入BUFG优化。
