做动漫的网站,wordpress 仿neoeaae,5000多一年的网站建站,枸橼酸西地那非片上拉电阻和下拉电阻在电路中的作用#xff08;一#xff09; 1.什么是上下拉电阻2.上下拉电阻的作用#xff1a;2.1.维持输入引脚处于稳定状态。2.2.配合三极管和MOS进行电平转换电路设计2.3.OC、OD电路#xff08;Open Collector集电极开路、Open Drain漏电极开路#xf… 上拉电阻和下拉电阻在电路中的作用一 1.什么是上下拉电阻2.上下拉电阻的作用2.1.维持输入引脚处于稳定状态。2.2.配合三极管和MOS进行电平转换电路设计2.3.OC、OD电路Open Collector集电极开路、Open Drain漏电极开路2.4.总线的IO接口上下拉电阻2.5.增加输出引脚的驱动能力2.6.电平标准匹配2.7.增强电路抗干扰能力 1.什么是上下拉电阻
上拉电阻是把信号通过一个电阻接到电源VCC下拉电阻是把信号通过电阻接到地GND。
我们经常听说的“强上拉”“弱上拉”其实强弱只是电阻阻值不同没有太严格的区分。例如50Ω上拉电阻称为强上拉电阻100kΩ上拉电阻成为弱上拉电阻。强拉电阻的极端就是0欧姆电阻直接将信号线与电源或地相连接。
2.上下拉电阻的作用
用途广泛很少有教材对上下拉电阻的应用方法进行总结。 下面是一些常用的使用方法。
2.1.维持输入引脚处于稳定状态。
芯片引脚有3种类型输出引脚outputO输入引脚inputI输入输出引脚input/outputI/O。输入引脚有3个状态高电平低电平和高阻状态。当输入是高阻即输入引脚悬空时可能造成输入结果的不定态引起输出振荡。有些应用场合不希望出现高阻状态可以通过上拉电阻或下拉电阻时输入引脚处于稳定状态。
输入引脚的上拉电阻 按键电路设计、复位电路设计等都是这种上下拉电阻至于具体上拉还是下拉则取决于需要的默认状态。 在CMOS芯片上为了防止静电造成损坏不用的引脚不能悬空一般通过接上拉电阻来降低输入阻抗提供泄放电荷的通道。
2.2.配合三极管和MOS进行电平转换电路设计 三极管和MOS管的基本原理 当Ube小于0.7V时三极管处于截止状态不导通此时输出为高电平 当三极管处于放大或饱和状态时Ube0.7V R1属于限流电阻当三极管处于放大或饱和状态时Ube0.7V根据输入电压计算基极的电流 Ib(U0.7V)/R1 若不接限流电阻R1则当输入电压大于0.7V时基极的电流大会烧毁三极管。 R1的电阻阻值大小需要根据三极管的特性进行计算。例如三极管放大倍数β为100.
输出电压VoutVcc-Ic*Rc Vout在Ic等于0时VoutVcc12V由于是数字电路Vout需要到达0V附近实现低电平的效果。 如果R2选1kΩ Ic(Vcc-0)/R212V/1kΩ12mA 实际上还要考虑Vce之间大约0.3V的压降。
三极管的通流能力有限根据datasheet进行参考 如果R2选值太小会导致Ic太大导致三极管烧毁。 根据公式理解饱和的概念会更容易即集电极电阻越大或者Ib电流大越容易饱和。饱和的现象是:两个PN结均正确Ic不受Ib的控制了因为Vcc接近GND了不可能凭空产生负压。
如果要求输入电压为3.3V设计时三极管处于饱和状态则Ic(饱和)12mA ,Ib(min)Ic(饱和)/β0.12mA 基极限流电阻R1(max)3.3-0.7/Ib21.75KΩ。 如果要求输入电压为3.3V设计时三极管处于饱和状态并且要考虑三极管放大倍数β、电阻、Vcc电压的离散型、精度、波动等因素则阻值选择需要留出足够的余量。此时一般可能选择R1为1KΩ让三极管足够饱和。另外R1的阻值不能太小需要考虑Ib的额定电流。另外R1、R2都不能太小的原因是要考虑功耗和节能。
如果把NPN三极管换成NMOS的原理也是一样的不同的是需要注意GS的电压不同于三极管BE之间的0.7V一般GS在2V以上具体设计看datasheet的数据说明。
上图所示的电路是一个反向逻辑电路。 可以连续用两个三极管把逻辑做成正向逻辑电路。此时R2成为下一级的R1这种情况下R2既不能太大也不能太小如图所示 当输入为3.3V时三极管Q2饱和时Q2集电极电压为0.3V小于Q3三极管BE间导通电压0.7V所以Q3截至输出为12V为高。 当输入为0V时三极管Q2截至Q3基极电压为0.7V三极管Q3到导通Q3处于饱和状态输出通过Q3的CE下拉至0.3V为低。 注意考虑到三极管的寄生电容文章中的电路只能做一个对开关速度要求不高的电平转换电路如果要求转换速度高建议在三极管的BE端增加一个2kΩ的电阻并联在BE端
2.3.OC、OD电路Open Collector集电极开路、Open Drain漏电极开路
对于OC、OD电路上拉电阻的功能主要是为集电极开路输出型电路提供输出电流通道。有些芯片的输出引脚继承了三极管或MOS管但是没有集成上拉电阻到VCC。典型的OC电路这些引脚其实就是一个集电极而且是开路所以称为OC引脚。 而之所以有OC和OD电路是为了便于“线与”设计。两个或多个输出信号连接在一起可以实现“线与”的功能是要一个输入引脚为低电平就可以使输出为低电平。
2.4.总线的IO接口上下拉电阻
一些总线总有输入和输出接口其本质就是OC和OD的接口。 IICInter-Integrated Circuit,内部集成电路总线就是典型的开漏输出结构。 IIC接口的SCL时钟线和SDA数据线都是OD输出结构这样可以用作双向数据线。有些双向的IO口其实就是把输入和输出短接到一起然后把输入和输出做成OC和OD。这样处理不但用一根线实现了双向数据通信还解决了双向数据同时发送信号带来的数据冲突。
一般来说芯片的输出是推挽结构但是当两个芯片同时输出一个为高一个为低的时候会出现短路情况。工作中称为总线冲突。用OC、OD电路可以避免短路所以IIC、LPC、PCI等总线采用此电路。当然有一些IO口不需要外接因为其芯片中内置了上拉电阻。 对于IIC总线当总线上有多个芯片时不管各个芯片的引脚输出什么状态都不会因为短路引起数据冲突。利用各自芯片内部的数据识别电路及仲裁系统各个芯片都可以主动给另一方发送消息。任何一方都可以将总线拉低不拉低时就是释放总线。
2.5.增加输出引脚的驱动能力
芯片的输出引脚本身不是OC、OD电路但有时候也会增加一个上拉或者下拉电阻通过上拉或下拉来增加或减小驱动电流。 例如一个单片机的IO口内部有一个几十千欧的电阻其最大输出电流也就250uA。因此当增加一个上拉电阻时可以形成和内部上拉电阻并联的结构增加高电平时电流的输出能力。在负载增大时能保持足够的电压。
2.6.电平标准匹配
用于不同标准之间电平的匹配最常见的就是TTL和CMOS电平之间的匹配。当TTL电路驱动CMOS电路时若TTL电路的高电平低于CMOS电路的最低高电平一般为3.5V这时就需要在TTL的输出端加上拉电阻以提高输出高电平值。需要注意的是此时上拉电阻连接的电压值应不低于CMOS电路的最低高电压同时要考虑TTL电路的电流如某端口最大输入或输出电流的影响。
2.7.增强电路抗干扰能力
芯片的引脚加上拉电阻可以提高输出电平从而提高芯片输入信号的噪声容限增强抗干扰能力。在长线传输中电阻不匹配容易引起反射波干扰可以通过加上拉或下拉电阻进行匹配从而有效地抑制反射波干扰。在总线传输过程中悬空引脚比较容易受外界的电磁干扰加上拉电阻可以提高总线的抗干扰能力。
