上海设计网站方法,建立网站的流程多少钱,网站开发好的公司推荐,自己建立公司网站 怎样做数字IC/FPGA面试题目合集解析#xff08;一#xff09; 题目概述题目1#xff0c;计算题2#xff0c;计算题3#xff0c;选择题 答案与解析1#xff0c;计算题2#xff0c;计算题3#xff0c;选择题 题目概述
1#xff0c;计算题#xff1a;计算该触发器等效的建立保… 数字IC/FPGA面试题目合集解析一 题目概述题目1计算题2计算题3选择题 答案与解析1计算题2计算题3选择题 题目概述
1计算题计算该触发器等效的建立保持时间西安某Fabless面试笔试题 2计算题计算组合逻辑的延时时间范围 3选择题Which of following ways cannot be used to improve timing of a hold violation path
题目
1计算题
问题原触发器即对于D点的建立时间保持时间均为2ns先由于存在线延时对应延时信息如图所示请问从D1CLK1看该触发器的建立时间和保持时间是多少
2计算题
问题CLK120MCLK230M两个时钟的第一个上升沿在同一时刻请计算X组合逻辑的延时范围不考虑器件的建立保持时间。
3选择题
Which of following ways cannot be used to improve timing of a hold violation path A reduce the net noise B increase cell drive strength on the data path C use higher voltage threshold cell on the data path D reduce the clock skew
答案与解析
1计算题
答案Tset_up3nsThold1ns。
解析建立保持时间是器件本身的工艺参数简单解释就是采样时钟到来前后数据应该保持稳定的时间。现由于时钟与数据有不同的线网延时且时钟相较于数据晚1ns即时钟向后延时了1ns。故此建立时间需要更长保持时间可以缩短如下图所示 或者提供另一种思路时钟数据相差1ns时钟慢故此数据需要等时钟故从新的点看建立时间需要增加增加的时间就是等时钟到来的时间。反之保持时间的约束可以放松1ns。
2计算题
答案 0≤Tx_delay≤16.66ns 解析首先根据题目描述绘制两个时钟的关系上升沿时刻相同即相位关系确定。根据两个时钟的上升沿关系检查建立时间的点两个分别如下图所示选择较小的一个为16.66ns即X组合逻辑的时间不能大于该时间。保持时间只要大于0即可。 更规范的建立时间余量计算方式为 要求数据到达时间-实际数据达到时间计算公式及其更详尽的解释见STA部分的总结。
3选择题
答案选 A
解析题目说是hold不满足哪些动作不能帮助我们解决hold的问题。
分析上述的公式增加Hold要么增加Tdp的时间也就是延时时间要么减少两个时钟的skew其中Tlaunch和Tcapture的差值即为这两个寄存器的clock skew。其余没有其他的方式了。
A 减少网络噪声的作用是提高信号的质量和可靠性对Hold没啥作用。选A答题就直接选了。 B 增加驱动能力会增加器件Cell的延时时间。可以帮助我们修hold问题。该说法合理B正确。 C选择阈值电压更高的cell可以增加cell延时时间帮助解决hold 的violation。 代工厂会提供多种电压阈值的单元库大致可以分为三类分别为HVTSVTLVT。这里的H/S/L分别为 high/standard/low阈值电压。 HVT cell: 阈值电压高但是功耗低速度慢 LVT cell: 阈值电压低但是功耗高速度快 SVT cell: 介于两者之间 D 减少时钟偏斜clock skew是有利于修保持违例的。
