深圳小程序开发官网,唐山seo排名外包,网站公司建设个服务号多少钱,加盟装修公司哪家不要加盟费名称#xff1a;FIFO存储器设计1024*8bit
软件#xff1a;Quartus
语言#xff1a;Verilog
本代码为FIFO通用代码#xff0c;其他深度和位宽可简单修改以下参数得到
reg [7:0] ram [1023:0];//RAM。深度1024#xff0c;宽度8
代码功能#xff1a;
设计一个基于FPGA…名称FIFO存储器设计1024*8bit
软件Quartus
语言Verilog
本代码为FIFO通用代码其他深度和位宽可简单修改以下参数得到
reg [7:0] ram [1023:0];//RAM。深度1024宽度8
代码功能
设计一个基于FPGA的FIFO存储器,使之能提供以下功能
1.存储空间至少1024 储器
2.存储位宽8bit
3.拓展功能:存储器空、满报警
演示视频http://www.hdlcode.com/index.php?mhomecViewaindexaid206
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代码下载
设计一个基于FPGA的FIFO存储器,使之能提供以下功能 1.存储空间至少1024 储器 2.存储位宽8bit 3.拓展功能:存储器空、满报警名称FIFO存储器设计1024*8bit代码在文末付费下载软件Quartus语言Verilog代码功能设计一个基于FPGA的FIFO存储器,使之能提供以下功能 1.存储空间至少1024 储器 2.存储位宽8bit 3.拓展功能:存储器空、满报警演示视频FPGA代码资源下载网hdlcode.com部分代码展示//fifo 1024*8bit fifo//存储空间1024//位宽8bihttp://www.hdlcode.com/index.php?mhomecViewaindexaid206
部分代码展示
//fifo 1024*8bit fifo
//存储空间1024
//位宽8bit
module a_fifo
(
input clk,//时钟
input rst,//复位
input [7:0] din,//fifo写数据
input wr_en,//写使能
input rd_en,//读使能
output reg [7:0] dout,//读数据
output empty,//空信号
output full//满信号
);
reg [7:0] ram [1023:0];//RAM。深度1024宽度8
reg [11:0] count12d0;
reg [11:0] rp12d0;
reg [11:0] wp12d0;
integer i;
always(posedge clk)
if(rst)begin//复位
wp12d0;
rp12d0;
dout8d0;
count12d0;
for(i0;i1024;ii1)
ram[i]8b00000000;//清零
end
else
case({rd_en,wr_en})
2b00:countcount;
2b01://单写FIFO
if(~full)begin//未满
ram[wp]din;//存入fifo
if(wp12d1023)
wp12d0;//写地址循环累加
else
wpwp12d1;
countcount12d1;
rprp;
end
2b10://单读FIFO
if(~empty)begin//未空
doutram[rp];//读fifo
if(rp12d1023)
rp12d0;//读地址循环累加
else
rprp12d1;
countcount-12d1;
end
2b11://同时读写FIFO
if(empty)begin//FIFO为空只能写设计文档
设计文档.doc
1. 工程文件 2. 程序文件 3. 程序编译 4. Testebnch 5. 仿真图
仿真图依次仿真了如下功能 具体功能1/2/3对应如下
1写FIFO 20次再读20次FIFO读空 1. 写FIFO 10次然后同时读写20次最后读10次FIFO读空 2. 连续写FIFO 2048次FIFO写满
