网站伪静态怎么设置,外国网站在中国做推广,网站建设与维护的案例,有关电商网站开发的参考文献设计约束 设计约束所处环节#xff1a;
约束输入
分析实现结果
设计优化
设计约束分类#xff1a;
物理约束#xff1a;I/O接口约束#xff08;例如引脚分配、电平标准设定等物理属性的约束#xff09;、布局约束、布线约束以及配置约束
时序约束#xff1a;设计FP…设计约束 设计约束所处环节
约束输入
分析实现结果
设计优化
设计约束分类
物理约束I/O接口约束例如引脚分配、电平标准设定等物理属性的约束、布局约束、布线约束以及配置约束
时序约束设计FPGA内部的各种逻辑或走线的延时反映系统的频率和速度的约束
时序约束的目的让FPGA编译工具合理地调配FPGA内部有限的布局布线资源尽可能地满足设计者设定的所有时序要求主要是将走线、逻辑电路等产生的延时限制在指定的范围内
时序约束的定义
设计者根据实际的系统功能通过时序约束的方式提出时序要求FPGA编译工具根据设计者的时序要求进行布局布线编译完成后FPGA编译工具还需要针对布局布线的结果套用特定的时序模型FPGA器件厂商能够使用这样的模型对FPGA布局布线后的每一个逻辑电路和走线计算出延时信息给出最终的时序分析和报告设计者通过查看时序报告确认布局布线后的时序结果是否满足设计要求
时序过约束和时序欠约束
没有任何设计约束的工程编译器的工作就如同“脱缰的野马”般漫无目的且随意任性
任何的时序过约束over-constraining时序约束过于严格超过实际设计的要求或时序欠约束under-constraining时序约束过于松散低于实际设计的要求都可能导致时序难以收敛即难以达到设计要求。因此为了达到特定应用的设计要求设计者必须设定合适的时序约束 设计约束实例 设计需求din110ns , din210ns , din320ns , din420ns 没有时序约束的情况可能满足也可能不满足不确定 合理的时序约束 时序欠约束din1和din2欠约束din120ns , din220ns , din320ns , din420ns din1或din2若被分配到10ns的两条普通走线则时序违规 时序过约束din3和din4过约束din110ns , din210ns , din310ns , din410ns 受到实际资源限制时序报告总是时序违规Fail 基于Vivado的时序约束方法 时序约束基本步骤 .xdc 引脚分配 Edit Constraints Sets... Make active
右键constrs_2选择Add Sources...add or create constraints
at7_pins 物理约束、引脚约束
at7_timing 时序约束 Vivado界面 SYNTHESIS Run Synthesis Constraints Wizard Define Target存到哪个文件再次点击Constraints Wizard识别时钟FrequencyMHz可以设置或使用默认 Edit Timing ConstraintsTiming ConstraintsPeriod(ns)时钟周期 切换xdc保存文件右键要保存的文件Set as Target Constraint File此时该文件后面就会出现(target) Vivado也提供xdc约束脚本模版 PROJECT MANAGER Setting Language Templates 时钟与时钟偏差 时序逻辑输出在时钟沿的触发下才能更新输入的变化 组合逻辑无需时钟沿的触发输出立刻更新输入的变化 主要差异 组合逻辑的输出与输入直接相关时序逻辑的输出和原有状态也有关 组合逻辑立即反应当前输入状态时序逻辑还必须在时钟上升沿触发后输出新值 组合逻辑容易出现竞争、冒险现象组合逻辑中同一信号经不同的路径传输后到达电路中的某一会合点的时间有先有后这种现象称为逻辑竞争而因此产生输出干扰脉冲的现象称为冒险时序逻辑一般不会出现竞争、冒险现象 组合逻辑的时序较难保证时序逻辑更容易达到时序收敛时序逻辑更可控 组合逻辑只适合简单的电路时序逻辑能够胜任大规模的逻辑电路 基本时钟模型 Tclk为一个时钟周期单位秒FPGA的时钟周期一般为纳秒级别即ns
时钟的倒数1/Tclk即为时钟频率单位HzFPGA的时钟频率一般为MHz级别1MHz1,000,000Hz
T1为高脉冲时间宽度T2为低脉冲时间宽度TclkT1T2
时钟信号的高脉冲宽度与周期之比T1/Tclk即该时钟信号的占空比
时钟频率是FPGA设计性能一个很重要的指标但是单纯的时钟频率并不是衡量设计性能好坏的唯一指标。FPGA设计中还有并行结构、流水线结构等体系架构方式也是设计性能的重要影响因素。
时钟偏差
无论是来自外部晶振的时钟信号还是在FPGA内部经过PLL产生的时钟信号它们的周期都无法保证绝对的精准影响时钟周期准确性的因素有很多比如材料、工艺、温度以及各种噪声等。这些对时钟周期的准确性产生的影响导致了时钟的偏差。
在FPGA内部集成的PLLFPGA编译工具在做时序分析时可以直接套用既有模型给出的时钟的偏差参数作为一部分需要预留的时序余量计算在内。而外部晶振所产生的时钟信号设计者需要指定相关的时钟偏差参数以时序约束的方式告知FPGA编译工具
时钟主要参数 时钟精度Frequency tolerance、时钟温漂Frequency versus temperature characteristic和时钟抖动jitter
以SiTime公司的SiT8021系列晶振规格书为例 精度Initial Tolerance -15~15 ppmpart per million百万分率或百万分之几
100MHz也就是10ns每个时钟周期会产生的时钟偏差为-15*10的-6次方
抖动RMS Period Jitter 75~110ps 1皮秒1000,000纳秒,1万亿分之一秒10的-12次方秒
温漂Frequency Stability
时钟抖动 晶振源固有的噪声和干扰通常会带来时钟信号的周期性的偏差称之为始终抖动jjitter其单位一般是ps
FPGA时序约束分析中也会将时钟抖动作为时钟不确定性uncertainty的一部分加以约束 建立时间和保持时间
建立时间Setup TimeTsu是指在时钟上升沿到来之前数据必须保持稳定的时间
保持时间Hold TimeTh是指在时钟上升沿到来以后得数据必须保持稳定的时间 一个数据需要在时钟的上升沿被锁存那么这个数据就必须在这个时钟上升沿的建立时间和保持时间内保持稳定换句话说就是在这段时间内传输的数据不能发生任何的变化 建立时间违规 保持时间违规 时序分析中路径、沿和关系的定义 数据到达路径data arrival path是指数据在两个寄存器间传输的实际路径由此路径可以算出数据在两个寄存器间传输的实际时间
数据需求路径data require path是指为了确保稳定、可靠且有效的传输即满足相应的建立时间和保持时间要求数据在两个寄存器间传输的理论所需时间的计算路径
时钟启动沿和锁存沿、建立时间关系和保持时间关系 时钟启动沿传输到源寄存器的时钟沿
时钟锁存沿传输到目的寄存器的时钟沿
建立时间关系
当前数据从源寄存器的时钟启动沿经过一定的延时最终到达目的寄存器的时钟锁存沿保证当前数据被锁存的建立时间得到满足
启动沿从时间上看就要比锁存早一个时钟周期即他们之间通常是相差一个时钟周期的关系
保持时间关系
当前数据从源寄存器的时钟启动沿经过一定的延时最终达到目的寄存器的时钟锁存沿保证上一个数据的保持时间得到满足
启动沿和锁存沿所分别对应的时钟其实是同一个时钟周期由时钟源传输过来的时钟信号 寄存器到寄存器的时序路径分析 时钟共同路径 系统同步接口与源同步接口
系统同步接口
FPGA与外部芯片之间的通信时钟都由外部同一时钟源系统时钟产生时我们称之为系统同步接口 源同步接口
FPGA与外部芯片之间的通信时钟都由源寄存器所在一侧输出端产生时我们称之为源同步接口
