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模块路径延迟，描述的是模块中信号从源端到目的端传输的延迟。
路径以及对应的延迟是在模块中的specify块中指定的,其中信号源端一般为input或者inout,而目的端则只能为output或者inout.在specify中指定的模块路径,常见的形式主要三种,分别是： 简单路径(Simple Path…一 概要
模块路径延迟，描述的是模块中信号从源端到目的端传输的延迟。
路径以及对应的延迟是在模块中的specify块中指定的,其中信号源端一般为input或者inout,而目的端则只能为output或者inout.在specify中指定的模块路径,常见的形式主要三种,分别是： 简单路径(Simple Path),边沿敏感路径(Edge Secsitive Path)条件相关路径(State-dependent Path) 以上三种路径中，根据源端和目的端之间路径的可能连接方式又分为两种： 并行连接(Parallel Connection)全连接(Full Connection) 二 连接方式概述
2.1 并行连接
并行连接表示每条延迟路径只有一个源端和目的端,其语法格式如下： (=) =; 其中delay_value可以为1~3个延迟量表达方式,延迟量也可以采用"最小值：典型值：最大值"的形式,如果延迟量多于两个,则可以使用小括号将延迟量包括其来,延迟量之间用逗号分隔.
2.2 全连接
全连接中源端中的每一位可以
