遂平网站建设,网站建设seo优化公司,公司起名字,浙江省网站icp备案多久名称#xff1a;多功能频率计周期、脉宽、占空比、频率测量verilog
软件#xff1a;Quartus
语言#xff1a;Verilog
代码功能#xff1a; 多功能频率计#xff0c;可测量信号的周期、脉冲宽度、占空比、频率#xff0c;语言为verilog#xff0c;quartus软件设计仿真…名称多功能频率计周期、脉宽、占空比、频率测量verilog
软件Quartus
语言Verilog
代码功能 多功能频率计可测量信号的周期、脉冲宽度、占空比、频率语言为verilogquartus软件设计仿真
代码下载多功能频率计周期、脉宽、占空比、频率测量verilog_Verilog/VHDL资源下载名称多功能频率计周期、脉宽、占空比、频率测量verilog代码在文末付费下载软件Quartus语言Verilog代码功能 多功能频率计可测量信号的周期、脉冲宽度、占空比、频率语言为verilogquartus软件设计仿真演示视频部分代码展示module signal_detect(input clk_in,//输入100M基准时钟input reset_p,//复位信号inhttp://www.hdlcode.com/index.php?mhomecViewaindexaid187
部分代码展示
module signal_detect(
input clk_in,//输入100M基准时钟
input reset_p,//复位信号
input signal_in,//待测频率输入
output [31:0]total_frequency,//输出频率
output [31:0]total_cycle,//输出周期
output [31:0]pulse_width,//输出脉宽
output [31:0]duty_cycle//输出占空比
);
frequency_detect i_frequency_detect(
. clk_in(clk_in),//输入100M基准时钟
. reset_p(reset_p),//复位信号
. signal_in(signal_in),//待测频率输入
. total_frequency(total_frequency),//输出频率
. total_cycle(total_cycle)//输出周期
);
pulse_detect i_pulse_detect(
. clk_in(clk_in),//输入100M基准时钟
. reset_p(reset_p),//复位信号
. signal_in(signal_in),//待测频率输入
. pulse_width(pulse_width),//输出脉宽
. duty_cycle(duty_cycle)//输出占空比
);
endmodulemodule frequency_detect(
input clk_in,//输入100M基准时钟
input reset_p,//复位信号
input signal_in,//待测频率输入
output [31:0]total_frequency,//输出频率
output [31:0]total_cycle//输出周期
);
//parameter count_1s32d100_000_000;//1s所需计数周期数仿真时用下一句
parameter count_1s32d1000;//仿真时用该句实际应为上一句(仿真时为减小仿真时间将闸门开启时间减小为10us)reg [31:0] door_1s_cnt32d0;//闸门信号1s开启一次
always(posedge clk_in)if(reset_p1)door_1s_cnt32d0;elseif(door_1s_cntcount_1s)door_1s_cnt32d0;elsedoor_1s_cntdoor_1s_cnt32d1;reg door_1s0;
always(posedge clk_in)if(door_1s_cntcount_1s)door_1s~door_1s;//闸门信号1s开启一次reg [31:0] CNT132d0;//基准时钟计数器
reg [31:0] CNT232d0;//待测频率计数器
reg [31:0] CNT1_buf32d0;//基准时钟计数器寄存器
reg [31:0] CNT2_buf32d0;//待测频率计数器寄存器设计文档(文档点击可下载)
1. 工程文件 2. 程序文件 3. 原理图文件 4. 程序编译 5. Testbench 6. 仿真图
6.1整体仿真图
仿真图可看出测得占空比duty_cycle20%脉宽pulse_width200ns周期total_cycle1001ns频率total_frequency999000Hz其中频率误差较大实际应为1000000Hz误差999Hz这是因为仿真时为减小仿真时间使用的闸门信号为10us闸门实际应为1s减小了100000倍。 6.2局部细节被测信号脉宽200ns测试结果为200正确 6.3局部细节被测信号周期1000ns测试结果为1001ns误差1ns。误差与频率一样可以通过增大闸门减小误差 设计文档.doc 演示视频多功能频率计周期、脉宽、占空比、频率测量verilog_Verilog/VHDL资源下载
