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在时钟有效沿到来之前#xff0c;数据必须维持一段时间保持不变#xff0c;这段时间就是建立时间 Tsetup
1 基本概念
建立时间#xff08;Setup Time#xff09;#xff1a; 在 SystemVerilog 中#xff0c;建立时间是指在时钟信号的有效边沿#xff08;例如…建立时间
在时钟有效沿到来之前数据必须维持一段时间保持不变这段时间就是建立时间 Tsetup
1 基本概念
建立时间Setup Time 在 SystemVerilog 中建立时间是指在时钟信号的有效边沿例如上升沿或者下降沿取决于电路设计到来之前数据信号必须保持稳定的最小时间。这个时间是为了确保在时钟边沿到达时数据能够被正确地采样和存储。就好像一个运动员在起跑枪响时钟有效边沿之前需要提前站在起跑线上数据稳定准备起跑这个提前准备的时间就是建立时间。
保持时间Hold Time 保持时间是指在时钟信号的有效边沿到来之后数据信号必须保持稳定的最小时间。它保证了在时钟边沿对数据采样之后数据不会因为变化太快而导致错误的存储。例如就像拍照时在按下快门时钟有效边沿之后拍摄对象数据需要保持静止一小段时间这样才能拍出清晰的照片这个拍摄对象保持静止的时间就是保持时间。
2 示例 示例电路假设有一个简单的 D 触发器时钟信号为clk数据输入信号为d输出信号为q。D 触发器的工作原理是在clk的上升沿对d进行采样并将采样的值输出到q。建立时间计算设 D 触发器的建立时间为T_setup时钟周期为T_clk。如果d信号在clk上升沿之前的T_setup时间内发生变化那么就可能导致数据采样错误。例如T_clk 10nsT_setup 2ns那么在clk上升沿到来前的 2ns 内d信号必须保持稳定。保持时间计算设保持时间为T_hold。在clk上升沿之后的T_hold时间内d信号也需要保持稳定。例如T_hold 1ns那么在clk上升沿后的 1ns 内d信号不能发生变化否则可能会使 D 触发器存储错误的数据。
3 违反建立时间和保持时间的后果 亚稳态Metastability如果数据信号没有满足建立时间和保持时间的要求就可能导致 D 触发器进入亚稳态。亚稳态是一种不稳定的状态此时触发器的输出可能会在一个不确定的时间内处于一个不确定的电平。这种不确定的电平可能会导致后续电路出现错误的操作因为后续电路可能会将这个不确定的电平当作有效的逻辑电平进行处理。数据错误除了亚稳态之外违反建立时间和保持时间还可能直接导致数据错误。例如本来应该存储为 “0” 的数据由于数据在不适当的时间发生变化可能会被错误地存储为 “1”从而影响整个数字系统的功能。
