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AGM AG16KDDF256 是由 AGM FPGA AG16K 与 DDR-SDRAM 叠封集成的芯片，具有 AG16K FPGA的可编程功能，提供更多可编程 IO，同时内部连接大容量 DDR-SDRAM。
FPGA 外部管脚
FBGA256 封装，管脚说明请见下表 Table-1：
Table-1 FBGA256 Package
DDR-SDRAM 说明
内部 DDR-SDRAM 为 128Mbit（16 bits 位宽）容量。由于 DDR-SDRAM 为 2.5V 器件，FPGA的 VDDR 电源管脚都需接 2.5V。
FPGA 的内部 IO 与 DDR-SDRAM 连接，软件中调用的管脚名称请见下表：
配置说明
AG16K 配置方式支持 JTAG，AS（Master）和 PS（Slave）方式，可通过 MSEL[2:0]选择，AG16KDDF256 的 MSEL[2]和 MSEL[0]在封装内接到 GND，需参考外部管脚 MSEL1 下表设置，选择不同配置模式。AS 方式也可通过 JTAG 口直接烧写配置 FLASH。
软件开发流程
用 Quartus 基于 Cyclone IV EP4CE15F23 为基础完成原始设计。管脚位置分配可先忽略。DDR 控制器可采用 Quartus IP 或自己编写。
新建一个文本格式的管脚分配文件 ve 文件。编辑 ve 文件加入 FPGA 的 IO 位置设置。管脚名称请参考前面的管脚说明表格，ve 文件格式如下（管脚设计名称+空格+封装管脚名称，#为注释符）：
打开 AGM Supra 软件，新建工程。执行 Tools-Prepare，选择原 Quartus II 项目目录，Device选 AG16KDDF256，并选择编辑好的 ve 文件后，点击 Run。正确运行后会生成 af_prepare.tcl等文件。
打开 Quartus 项目，通过 Tools-Tcl Scripts 运行 af_prepare.tcl 脚本文件，会把 ve 的内容导入到 EP4CE15 对应的管脚分配，并继续自动执行编译过程，在项目目录中生成Simulation 目录以及综合后的 vo 等文件。
打开 AGM Supra 软件，执行 Tools-Migrate。Target directory 设为 AG16K 的项目目录，Fromdirectory 设为原 EP4CE15 的设计目录。选择 Device 为 AG16KDDF256，同样选择 ve 文件。点击 Next，参考页面说明 OR 上面的部分，即直接点击 Next。
下面界面中可设置编译参数，或采用默认设置即可。
点击 Finish，进入编译过程，在 Console 界面可查看编译信息，成功后显示下面信息，并生成配置烧写文件。
如需修改设计，由于 af_prepare.tcl 已把设置加好，不用每次重新运行 tcl，在 Quartus中直接执行编译即可。然后在 Supra 中执行 Tools –> Compile 进行编译。
器件烧写
Supra 软件中，选择菜单：Tools-Program。选择需烧写 PRG 文件，采用默认下载线类型USB-Blaster。
点击“Program”按钮，开始通过 JTAG 烧写 PCB 上 AG16K 或 FLASH 器件。
烧写文件类型：
_SRAM. prg 文件为片内 SRAM 写入，通过 JTAG 烧写，掉电即失效，可用于设计调试；
_master.prg 文件为 Master（AS）配置方式下，通过 JTAG 烧写 FLASH 的文件；
_master.bin 为 Master（AS）配置方式下，Flash 的通用烧写文件；
.bin 或 rbf 文件为 Slave（PS）配置方式所需文件，rbf 文件的字节高低位反向