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一、参考说明
1.没有专门对AXI4-Stream Clock Converter IP说明的文档；
2.可以参考PG085文档；
3.可以参考PG035文档；

二、IP的作用
1.用于stream数据流再不同的时钟域之间的可靠性传输；
2.支持跨时钟域的场景；
3.内部使用FIFO或者寄存器Register slice管道实现数据同步；

三、注意问题
1.FIFO模式下，输入和输出的频率不需要严格匹配，建议的是out_clk_freq >= 0.75*in_clk_req,避免FIFO溢出
2.寄存器管道模式register slice要求输入和输出时钟频率要接近，以确保数据同步的可靠性；

四、FIFO的深度
1.FIFO深度需根据数据突发长度和时钟频率差选择,过小的深度可能导致背压或数据丢失；

五、125MHZ--->200MHZ跨时钟仿真